Seneste forumindlæg
Køb / Salg
 * Uofficiel Black/White liste V3
Login / opret bruger

Nyheder

AMD Frigiver Quad Kerne Barcelona "K10" Arkitektur

Skrevet af Thomas Christensen | 10-09-2007 13:45 | 2522 visninger | 6 kommentarer, hop til seneste
Efter et par sene problemer og dertilhørende udskydelser, har AMD endelig frigivet deres Barcelona "K10" arkitektur. Det er første arkitektur opdatering af Hammer "K8" arkitekturen, som blev frigivet tilbage i april 2003. Senere dannede den grundlaget for de Athlon 64 processorer, der for første gang sendte Intel's desktop processor til tælling, men siden Intel's 2006 Core 2 opdatering selv har været godt presset.

Barcelona opdateringen er bygget på AMD's 65nm produktionsteknologi, og er AMD's første quad kerne CPU, vel og mærke på en og samme chip, hvor Intel's eksisterende quad kerne version benytter to dual kerne chips. Quad kerne modellerne kommer med 64KB L1 cache og 512KB cache per kerne samt en fælles 2MB L3 cache.

Den kommer med et utalt af forbedringer, tweaks og tilføjelser, og herunder evne til at udføre 128-bit SSE operationer i en clock cyklus (før tog det to), udvidelse af SSE3 instruktionerne, forbedret memory controller, forbedret prefetcher, virtualiserings optimeringer, forbedret strømstyring af de enkelte kerner mm. Denne herlighed er pakket ned i 463 millioner transistorer, hvorimod de tidligere dual kerne processorer fra AMD bestod af 94 millioner.
  • Opteron 2350; 2.0 GHz, 4x512kb L2 cache, 2MB L3 cache, 95W watt TDP til $389
  • Opteron 2347; 1.9 GHz, 4x512kb L2 cache, 2MB L3 cache, 95W watt TDP til $316
  • Opteron 2347 HE; 1.9 GHz, 4x512kb L2 cache, 2MB L3 cache, 68 watt TDP til $377
  • Opteron 2346 HE; 1.8 GHz, 4x512kb L2 cache, 2MB L3 cache, 68 watt TDP til $255
  • Opteron 2344 HE; 1.7 GHz, 4x512kb L2 cache, 2MB L3 cache, 68 watt TDP til $209
  • Opteron 8350; 2.0 GHz, 4x512kb L2 cache, 2MB L3 cache, 95 watt TDP til $1,019
  • Opteron 8347; 1.9 GHz, 4x512kb L2 cache, 2MB L3 cache, 95 watt TDP til $768
  • Opteron 8347 HE; 1.9 GHz, 4x512kb L2 cache, 2MB L3 cache, 68 watt TDP til $873
  • Opteron 8346 HE; 1.8 GHz, 4x512kb L2 cache, 2MB L3 cache, 68 watt TDP til $698
Den møder dog stærk konkurrence i Intel's Core 2 arkitektur, og med lanceringen af Barcelona "K10" kernen har AMD mere fokus på ydelse per watt end rå ydelse. Til dette skruer AMD op for deres "Average CPU Power" (ACP) parameter, som sammenligner det gennemsnitlige strømforbrug ved load.

Tidligere har AMD opgivet det maksimale strømforbrug som TDP, men pga. Intel bruger gennemsnitsstrømforbruget i stedet, har AMD benyttet lejligheden til at skifte til den bedre sammenlignelige ACP. De eksisterende 95 watt TDP processorer har dermed en ACP på 75 watt, og 68 TDP processorerne har en ACP på 55 watt.

Kilde: AMD.com

- Previews:
#1
Madmanden
Supporter Aspirant
10-09-2007 15:15

Rapporter til Admin
Lidt trist at de ikke er hurtigere. Jeg havde gerne set lidt mere konkurrence på high end markedet. Men nu må vi se hvad Phenom kan klare i et desktop mb etc.
--
I had gay burglars the other night. They broke in and rearranged the furniture.
#2
MartinKargo
Megabruger
11-09-2007 12:34

Rapporter til Admin
Jeg har lige et spørgsmål omkring L3 cache, hvad er det for noget? jeg kender kun til L1 og L2.
--
:: MSI K7N2 Delta :: Athlon 2800+ :: 768 DDR :: 80 GB + 40 GB :: X1650 PRO ::
#3
Facker
Monsterbruger
11-09-2007 16:09

Rapporter til Admin
#2 Mener L3 er det samme som L1 og L2. Forskellen er bare at denne L3 er delt mellem alle cores, og derfor kan alle 4 cores benytte sig af den, hvor imod L1 og L2 er knyttet til en core. Ret mig hvis jeg tager fejl :)
--
mail/msn: [email protected]
#4
crucial-kid
Nyhedsredaktør
13-09-2007 20:02

Rapporter til Admin
#3 Korrekt, men CPU'erne kan for så vidt også tilgå hinandens L1 og L2 cache. Dette kræver bare, at de bruger deres HT link AFAIK. Jeg tror dog kun det sker for at tjekke om deres data er ens, men det ligger udenfor min forståelse af den slags. Selve L3 cachen kan som sagt bruges af alle kerne, og pladsen bliver prioriteret efter behov. Hvis en chip arbejder med 4+MB data kan kernen få tildelt hele L3 cachen til eget forbrug f.eks.
--
Mvh. Thomas Christensen
#5
Aln
HOL Administrator
13-09-2007 20:29

Rapporter til Admin
Snakken om cache coherency er ikke blevet mindre vigtig, ved at der er kommet 4 kerner i stedet for 1 eller 2. Der er nu endnu større risiko for at der opstår cache coherency, da de fire kerner (i teorien) alle kan have hentet de samme data i RAM, og så snart en af kernerne sender data tilbage til RAM i ændret form, så mangler integriteten jo pludselig. L3 er som nævnt et delt cache lager, kaldet et victim cache. Heri smides "ubrugte" data fra L2, dvs. victim data. Alle 4 kerner kan uden problemer benytte denne cache, men hvilken algoritme der bestemmer prioriteten er jeg endnu lidt usikker på. Dog er jeg ret sikker på at AMD har holdt godt fast i deres MOESI (Modified Owner Exclusive Shared Invalid) protokol vedr. cache coherency, eller i hvert tilfælde en lettere optimeret version af samme. Der er ingen direkte forbindelse imellem kernerne på L1 og L2 niveau, det er kun L3 der er delt (noget AMD kalder BSC - "Balanced Smart Cache".) Fordelen ved et delt cache-lager er, at hvis f.eks. kerne 2 har brug for ekstra cache, mens kerne 1, 3 og 4 sidder idle, så kan kerne 2 tildeles hele L3. Ahh, noget siger mig at jeg burde strikke noget artikel-værk sammen om K10 snart..
--
Allan Nielsen | Assistant Editor | HardwareOnline.dk
--
Sidst redigeret
#6
Aln
HOL Administrator
13-09-2007 20:32

Rapporter til Admin
#4 Kernerne snakker ikke sammen over HT, men over SRI laget (System Request Interface) :-)
--
Sidst redigeret

Opret svar til nyheden: AMD Frigiver Quad Kerne Barcelona "K10" Arkitektur

Grundet øget spam aktivitet fra gæstebrugere, er det desværre ikke længere muligt, at oprette svar som gæst.

Hvis du ønsker at deltage i debatten, skal du oprette en brugerprofil.

Opret bruger | Login
NYHEDSBREV
Afstemning