jeg ville lige give et hurtigt indblik omkring CMD rate og geardown og hvordan det paavirker dit ram signal/timings.. jeg ser rigtige mange video som kommer med en masse forkerte konklussion om at nogle gange er noget som altid er langommer lidt hurtigere. istedet for bare at konklure de har ramt en maale usikkerhed i deres metode da det er fysisk umuligt den konklussion de kommer med
CMD rate pg geardown mode er begge to ting som IKKE er ram timmings. da kan dog pavvirker hvor hurtigt din ram kore hvorofr de tit og ofte i bios are lokalieset det samme sted.
men disse to settings omhandler ikke direkte hvor meget en memory controlelr venter pa en given operation, istedet omhandler den hvordan signalet fra memory controller til ram moduler haandteres. de har dog en afledt effekt at de paavirker timmings.
For at spare en masse tekt og forklring saa har jeg lavet et lille "diagram" here
https://i.postimg.cc[...]
Der viser forskellen paa timmings fra starte til data er klare til levering fra RAM til MC.
bemaerk at jeg notere tRCD foer tCAS da den rent faktisk har effekt foerst. Dette er den mest simple haandtering af data afleaninsg og der er naturlivis tons af andre timmings der tager in men de er ikke vigtige for vores meget simple eksempel
Som der kan ses er der 3x2 kolonner som repraesentet Databussen som kore med DDR hvorofr den har dblt antal celler og Commando bussen som har faerre celler end data bussen.
det er fordi at DDR ram sender Data 2 gange per clock cyklus men commando bussen koere i sig selv stadgivake kun paa selve clock bussen.
eller sagt anderledes. data sender paa paa den stigende og faelde signal boelge af clocken hvor command kun sendes paa den stigende... (eller falende jeg kan ikek huske hvilken det er
Anyway
Hvis du kigger paa venstre dobbelt kollone kan du ser hvordan commandoer kore under CMD rate 1 (hurtigst)
i dett etilfadle tager ACTIVE commandoen en cyklus som goer en give ram kolonoe klar. vi ved ikke hvornaar den operation er faerdig (ram kommunikation er blindt da RAM er temmelig simpelt designet) istedeet venter vi saa tRCD antal clock cykluers for er vi sender naeste kommand some er READ. som laeser en bestem raekke en den klargjortte kolonne og putter det paa data koeen.
vi ved heller ikk hvor lang tid det tager saa vi venter tCAS tid for at vi afloese koene igennem bussen.
Data bliver nu overfoert via dat bussen som er med DDR og der kan naturligvis senders 64bit (vi antager single channel her) da vi arbejde med 64bit ram.
De bliver sent 8 x 64bits hvlket svare sig til 64bytes hvilket svare sig til de 64bytes cache lines din typiske x86 designet CPU har. perfect match.
Ved CMD rate 1 tager vores command signal altsaa kun 1 cyklus paa commando bussen
--